System Verilog - чтение строки из тестового стенда и разделение данных

Question

Я новичок в программировании SystemVerilog. У меня есть файл с именем «input.in», и он содержит около 32 бит данных. Значение присутствует только в одной строке файла. Данные, однажды отправленные из тестового стенда, должны быть разбиты на массив или 4 переменные, каждая из которых содержит только 8 бит ввода. Пожалуйста. Кто-нибудь, помогите мне: (

Answer 1

Я думаю, вы хотите разделить 32 бита данных на 4 байта данных. Пожалуйста, попробуйте следующее:

{>> {a, b, c, d}} = var_32_bit; // a, b, c, d являются 8-битной переменной. // var_32_bit - это массив размером 32 бита или 32-битная переменная. {бит [] или бит [31: 0]}

Это тот, который вам нужен?