Ошибка кода Verilog для семисегментного дисплея

Question

Я перепробовал каждый вариант этого кода для кода дисплея из семи сегментов, и он всегда повторяет ошибку. Я не знаю почему.

module sevensegment (input [3:0] bcd, output reg [6:0] seg);
always @ (*)
      case(bcd)
      0: seg = 7’b0111111; 
      1: seg = 7’b0000110;   
      2: seg = 7’b1011011;
      3: seg = 7’b1001111;
      4: seg = 7’b1100110;
      5: seg = 7’b1101101;
      6: seg = 7’b1111101;
      7: seg = 7’b0000111;
      8: seg = 7’b1111111;
      9: seg = 7’b1101111;
      default:  seg = 7’b0000000;
    endcase  
endmodule

Answer 1

вы, вероятно, используете кодировку utf-8 в вашем редакторе. Это может привести к непечатным символам Юникода. Переключитесь на ascii-8, если можете. Вот фиксированный код, который компилируется:

module sevensegment (input [3:0] bcd, output reg [6:0] seg);
always @ (*)
      case(bcd)
      0: seg = 7'b0111111; 
      1: seg = 7'b0000110;   
      2: seg = 7'b1011011;
      3: seg = 7'b1001111;
      4: seg = 7'b1100110;
      5: seg = 7'b1101101;
      6: seg = 7'b1111101;
      7: seg = 7'b0000111;
      8: seg = 7'b1111111;
      9: seg = 7'b1101111;
      default:  seg = 7'b0000000;
    endcase  
endmodule

Answer 2

Это помогло бы другим понять вашу проблему быстрее, если бы вы объяснили больше, чем просто «сказать ошибку». Я предполагаю, что вы получили синтаксическую ошибку, потому что вы используете фигурную одинарную кавычку вместо прямой одинарной кавычки '