Verilog примитивы

Question

У меня быстрый вопрос: Есть ли разница между этими двумя

1. и (O1, input1, input2);

2. всегда (O1 или input1 или input2) и (О1, вход1, вход2);

   Мой вопрос здесь: Примитив требует всегда блока? Или он будет доступен при изменении значений выхода (O1) и входов (input1, input2).

Answer 1

Требуется ли примитиву всегда блок?

Нет! Точно так же, как операторы «assign», им не нужен раздел всегда.

На самом деле, если бы вы попытались, вы бы получили синтаксическую ошибку, поскольку вы не можете создать экземпляр модуля или примитива в разделе всегда.

_{Также вам никогда не потребуется помещать вывод O1 в список чувствительности.}