Почему я получаю синтаксическую ошибку для переназначения в коде verilog?

Question

module test;
    reg[8:0] a;

    initial begin
        a= 4'b0001;
        a= 4'b0002;
    end
endmodule

Я новичок в Verilog. Почему я получаю синтаксическую ошибку для второго a назначения?

Answer 1

Это не переназначение.

Вы используете основание 2: 4'b и затем цифру 2. Попробуйте 4'b0010: -)

Постредактирование: почему вы назначаете 4 бита, когда переменная имеет длину 9 бит