В компаниях по разработке микросхем, на которые я работал, это называется «проверкой покоя», но я не уверен, является ли это отраслевым стандартом.Вы реализуете «инструментальный код», который проверяет, что система достигла состояния покоя.V̶e̶r̶i̶s̶i̶t̶y̶'̶s̶ Инструмент Cadence Specman-e делает это довольно элегантно, возражая против завершения механизма тестирования (raise_objection(MAIN_TEST_DONE)/drop_objection(MAIN_TEST_DONE)).По сути, мониторы всей системы «поднимают» возражение в начале симуляции (т.е. увеличивают счетчик), затем, когда симуляция запускается, они определяют, что их часть проверяемого устройства находится в состоянии покоя, и они «понижают» возражение (т.е. декрементэто глобальный счетчик).Когда больше нет возражений против завершения теста (т. Е. Глобальный счетчик равен 0), тогда вызывается $finish.Мониторы могут поднимать и понижать возражения на протяжении всего теста, но если и когда счетчик когда-либо достигнет 0, тест будет $finish 'd.
Универсальная методология проверки (UVM) взяла эту методологию у Specman иописано здесь в их Справочном руководстве UVM .UVM в первую очередь реализован с Verilog, поэтому вы можете использовать их свободно доступную библиотеку для реализации «проверки покоя».Справочное руководство Cadence Specman UVM также описывает этот механизм на http://support.cadence.com.К сожалению, Cadence требует, чтобы вы были клиентом, прежде чем они покажут вам свои документы, и поэтому вы должны использовать поисковую систему, не принадлежащую Google, чтобы найти то, что вы хотите.Это немного больно.