заставить инструмент синтеза ISE синтезировать сигнал

Question

В Xilinx ISE (используя язык VHDL) я определил эти сигналы:

signal  counter  : integer range 0 to 24_000_000;
signal  chTriger : std_logic :='0';

и написал следующий код:

process_counter: process(clk)
begin 
  if ( clk'event and clk = '1') then
    if (counter < 8192) then
        counter  <= counter + 1;
        chTriger <= not chTriger;
    end if;
  end if;
end process process_counter;`

В меню выбора сети ChipScope, естьне является ни сигналом counter, ни chTriger из-за оптимизации.
Как я могу заставить инструмент синтеза ISE синтезировать сигнал?

Answer 1

Прочитайте руководство по ограничениям Xilinx здесь особенно ограничения синтеза.Есть один, который называется «держать».

В целом, это очень полезный документ для просмотра, если только у вас есть представление о том, что вы можете (и не можете сделать).

Answer 2

Вывод chTriger на внешний вывод на ПЛИС.Тогда он не может быть оптимизирован.

И поскольку chTriger зависит от counter, то counter также не будет оптимизировано.