systemverilog - разрешено ли передавать '1 в экземпляр модуля в качестве порта?

Question

В SystemVerilog, законно ли создавать экземпляр модуля и передавать '1 в качестве значения в списке портов?Похоже, что шаблоны назначения запрещены в соответствии с концом раздела 10.9.Разрешены ли нестандартные битовые литералы?

Answer 1

Да, это законно.А поскольку соединение порта является контекстом, подобным назначению (10.8), '1 заполняет ширину порта цифрами 1.

И правило, которое вы прочитали в 10.9, имеет отношение к объявлениям портов, а не к соединениям портов,Выражение порта может выглядеть примерно так:

module sub(input .p('{a,b,c}) ); // illegal to use assignment pattern here

. Шаблоны назначения не могут использоваться в контекстах с самоопределением.