почему большинство кодов verilog работают в заданных часах?

Question

Почему в большинстве кодов verilog он работает только на заданных часах?

Если мы сможем заставить его работать также и в тактовых часах, пропускная способность будет выше.Мы могли бы удлинить тактовый цикл и использовать как положительные, так и отрицательные часы.

Мой профессор сказал кое-что об особенностях инвертора, что он может иметь силу только в положительной и отрицательной части, а также упомянул кое-что о Hдерево .. которое я не понял, что это такое ..

Есть ли кто-нибудь, кто может объяснить мне об этом?

Спасибо

Answer 1

Поскольку многие проекты Verilog предназначены для ПЛИС, а проекты ПЛИС ведут себя лучше (= анализ времени проще, поэтому также легче выявлять ошибки раннего времени и пытаться их исправлять во время фазы P & R), если события инициируются с использованием только одного фронтачасов.

Но язык не мешает вам использовать более одного края одного и того же или разных источников часов.Он будет хорошо работать при моделировании, но вряд ли будет действительным для синтеза ПЛИС.