Verilog макрос, чтобы проверить, в симуляции или синтезе

Question

Мне нужно изменить поведение моих проектных источников, чтобы сделать что-то немного другое в симуляции и синтезе (мне нужно обнулить временную метку в симуляции, чтобы получить детерминированные результаты.) Определен ли макрос verilog, чтобы я мог сказать, в какомрежим источник используется?Что-то вроде ...

`ifdef __SYNTHESIS__
   timestamp <= hardware_ts;
`else
   timestamp <= 0;
`endif

Answer 1

Это будет очень специфично для инструмента.Симуляторы от Mentor определяют MODEL_TECH и QUESTA макросы

Вы лучше сами определяете макрос с помощью +define+__SYNTHESIS__ при запуске любого инструмента синтеза в командной строке.