Как сравнить с половиной целого числа в Verilog?

Question

В Verilog, каков рекомендуемый способ сравнения одного значения с половиной другого?IE один из них лучше другого?

reg [4:0] bitTime;
reg [4:0] bitLength;

if (bitTime == (bitLength>>1)) begin
  ...
end

if (bitTime == {bitLength[4:1]}) begin
  ...
end