Я синтезирую устройство Xilinx VU9 UltraScale + в Vivado 2018.3.У меня были некоторые проблемы со сроками, но у меня почти закрыты сроки.Я убрал много предупреждений, но я видел это и пытался понять, что это вообще означает.
WARNING: [Place 30-356] This design required 10935 Super Long Lines (SLLs) out of 17280 for the crossing of SLR# 0 to SLR# 1.
С точки зрения базового кодирования RTL, позволяет ли использование зарегистрированных интерфейсов избегать такого рода проблем или это просто говорит о том, что существует много перегруженной логики (слишком много для одной SLR), которая требуетмаршрутизироваться?