Как я могу объявить локальные переменные в задаче или функции Verilog? - PullRequest
Новая
       8

Как я могу объявить локальные переменные в задаче или функции Verilog?

0 голосов
/ 27 сентября 2019

Дейв Твид написал: «Хм. Поиск фразы« Переменные функции Verilog », по-видимому, приводит к большому количеству соответствующей информации. Была ли какая-то ее часть, которая вас смутила?»

Да.Я также выполнил поиск по «переменным функции Verilog», и это привело меня к «http://www.nandland.com/verilog/examples/example-function-verilog.html". Приведенный пример: 

function do_math;
  input i_bit1, i_bit2, i_bit3;
  reg   v_Temp; // Local Variable
  begin
    // Demonstrates driving external Global Reg
    r_Global = 1'b1;
    v_Temp  = (i_bit1 & i_bit2);
    do_math = (v_Temp | i_bit3);
  end
endfunction

Теперь комментарии говорят читателям, что (v_Temp)локальная переменная. Как симулятор Verilog сможет определить, что (v_Temp) является локальной переменной? Даже в этом примере я не понимаю, как определить разницу между одним из входных параметров функции и одной из ее локальных переменных..

...