Модуль Verilog FSM выдает ошибку: недопустимое первичное выражение [4.2 (IEEE)] - PullRequest
Новая
       27

Модуль Verilog FSM выдает ошибку: недопустимое первичное выражение [4.2 (IEEE)]

0 голосов
/ 28 сентября 2019

Я получаю следующее сообщение об ошибке и не могу понять, в чем проблема (или даже в какой части моего кода я должен ее найти).Поскольку это показано в строке 1, я действительно не знаю, что с этим делать.(Извините, если мое цитирование кода не помогает, я не хотел помещать весь файл здесь).

модуль acc_fsm (| ncvlog: * E, ILLPRI (/.../acc_fsm.v,1|5): первичное недопустимое выражение [4.2 (IEEE)]. 

module acc_fsm(
    create_D15,
    C,
    counter5,
    counter15,
    en_kmeans,
    clk,
    a_reset_l,
    load,
    countmax,
    state
);  

    parameter IDLE          = 7'b0000000;
    parameter LOAD_DATA5    = 7'b0000001;    
...
...