Я пытаюсь синтезировать код verilog, который я часто использовал для циклов. Тем не менее, я получаю синтаксическую ошибку из-за использования для цикла. В качестве примера возьмем следующий код:
integer j;
always@(*)begin
for(j = 0; j<3; j++) begin
c[j]= c[j] + 1;
end
end
Я попытался скомпилировать код, используя iverilog и verilator, и оба скомпилировали его без ошибок, но yosys дает синтаксическую ошибку в строке for(j = 0; j<3; j++) begin. Есть ли что-то, чего мне не хватает при синтезе с yosys?
Я загрузил копию этого примера кода на edaplayground по следующей ссылке: www.edaplayground.com / x / srL