Есть ли способ использовать атрибут "length" или "left" на порте от созданного экземпляра компонента в VHDL?

Question

Есть ли способ объявить размер сигнала на основе порта от созданного экземпляра компонента?

.....

signal newSignal : std_logic_vector(work.SyncVec.sig_i'left downto 0);  --something like that

begin

   -- Synchronize all inputs
   u_InputSyncs : entity work.SyncVec
      port map (
         clk_i => sysClk100M,
         rst_i => sysRst100M,
         sig_i => inputs,
         sig_o => inputsSync
      );

.....

Vivado возвращает ошибку для:

сигнала newSignal: std_logic_vector (work.SyncVe c .sig_i'left downto 0); - что-то в этом роде

ERROR: [VRFC 10-1266] prefix of expanded name does not denote an enclosing construct

Большое спасибо