Декодер с 2 по 4 с включенной проблемой выхода - PullRequest
Новая
       106

Декодер с 2 по 4 с включенной проблемой выхода

0 голосов
/ 12 апреля 2020

Я хочу реализовать декодер 2-4 в коде VHDL, но ничего не получаю в качестве вывода. Я реализую это без testbench. Мой код выглядит следующим образом: 

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity dec_2to4 is
  port(
    a: in std_logic_vector(2 downto 1);
    en: in std_logic;
    d: out std_logic_vector(4 downto 1) );
  end dec_2to4;

  architecture dataflow_dec of dec_2to4 is 
  begin
    process(en, a)
      begin
        if en = '1' then  
          case a is
            when "00" => d <="1000";
            when "01" => d <= "0100";
            when "10" => d <="0010";
            when "11" => d <= "0001";
            when others => d <= "1111";
          end case;
      else 
        d <= "0000";
        end if;
    end process;
end dataflow_dec;

спасибо !!

...