Разрешено ли иметь идентификатор модуля таким же, как тип модуля в Verilog?

Question

Например

module top
    debouncer debouncer(...);
endmodule

module debouncer
...
endmodule

Могу ли я создать экземпляр debouncer как "debouncer" в верхнем модуле, или это незаконно?

Answer 1

Да, допустимо, чтобы имя экземпляра модуля совпадало с именем module в Verilog, и это довольно часто, когда вам нужен только один экземпляр модуля,Но вы могли бы быстро убедиться в этом сами, просто скомпилировав файл с вашим любимым симулятором.Ниже приведен правильный синтаксис, который компилируется для меня:

module top;
    debouncer debouncer();
endmodule

module debouncer;
endmodule