Как я могу переписать код Verilog для удаления лишних рег?

Question

Как я могу переписать код, приведенный ниже, чтобы мне не нужно было иметь дополнительные правила.Я просто хотел взять 32-битное умножение 32 * 32-битного умножения и поместить его в Result

input signed[31:0] Reg1; 
input signed[31:0] Reg2; 
output[31:0] Result; 
reg signed[31:0] Result; 
reg[63:0] mul; 
mul = Reg1 * Reg2; 
Result = mul[31:0];

Answer 1

А как же:

Result = (Reg1 * Reg2)[31:0];