Операторы задержки Gate и Switch в реальном времени или в тактах (Verilog)?

Question

Я прочитал хороший учебник и у меня есть быстрый вопрос по поводу чего-то на страницах 55-56.Я просто перетащу n перетащить текст ниже:

Gate and Switch delays
In real circuits, logic gates have delays associated with them. Verilog provides the
mechanism to associate delays with gates.

  *Rise, fall and Turn-off delays
  *Minimal, Typical, and Maximum delays.

Rise Delay
  The rise delay is ... etc

Min value
  The min value is the minimum delay value that the gate is expected to have.

Typ Value
  ... similar to min value

Max Value
  ... similar to min value

Вопрос:

Так что, ссылаясь на объяснение значения Min (а ​​также Typ и Max), можно ли задать значение minна количество тактов (следовательно, целочисленное значение) или фактическое реальное значение, например, 10 нс?Могу ли я сделать оба (выбирая одно или другое)?

Спасибо!

Answer 1

Задержка затвора и переключателя основана на времени, а не на цикле. Например, если для вашего timescale установлено значение 1ns/1ns, и вы задаете задержку с помощью #10, вы получите задержку 10 нс. Эти задержки ничего не знают ни о каких тактовых сигналах, которые вы создаете.