Verilog, сравнение с не равным битом переменной

Question

Я плохо разбираюсь в verilog, мне интересно, есть ли возможный способ сравнения ниже переменных.

reg [7:0] var1;
reg [3:0] var2;

Здесь я хочу проверить, равно ли var2 последним 4 битам var1. Могу ли я сделать это, если да, то как? спасибо за помощь ...

Answer 1

Имейте в виду, что тип reg предназначен для переменных с 4 состояниями (01xz).

Любой из них подходит для синтезируемых RTL:

if (var1[3:0] == var2[3:0])
if (var1[3:0] == var2)

В тестовом стенде лучше использовать «тройное равенство»:

if (var1[3:0] === var2[3:0])

Answer 2

Вроде так:

if (var1[3:0] == var2)
    ...

Answer 3

Вы можете сделать {if ~((var[3:0] ^ var2) | 4b'0000)}

Это должно быть проще для компилятора.