? задержка при использовании === или <=

Question

Когда мы используем

input reg [7:0] ast, f_out;

ast === f_out ;

ast <= ast + 8'b00000001;

для этих операций "=== и <=", <strong>Произошла ли задержка?

РЕДАКТИРОВАТЬ: я думаючто-то маленькое, например 1 единица времени, я не прав?

используемый язык: verilog

Answer 1

Если вы используете <=, будет задержка цикла симуляции, то есть неблокирующее назначение.Читайте о блокировании против неблокирующих назначений.

Кроме того, === не является назначением - это оператор равенства, который не обрабатывает x и z как не заботится

Answer 2

Временные задержки чаще всего указываются с помощью #.Поскольку в вашем коде нет #, вероятно, задержки нет.

Другой способ добавить задержки - использовать блок specify, и вы тоже этого не показываете.

Вы можете проверить задержки самостоятельно, запустив симуляцию и напечатав значения времени:

$display($time);