Как уменьшить количество логических элементов

Question

Я пытаюсь уменьшить количество логических элементов в моем VHDL-коде.Я использую Quartus II для программирования Altera DE2 FPGA.Может кто-нибудь дать какой-нибудь совет, как мне это сделать?

Спасибо

Answer 1

Без дополнительной информации о вашем дизайне можно дать только общие рекомендации.

Существует множество способов уменьшить использование устройства в ПЛИС, которые можно разделить на две основные категории:

1. Лучшее использование набора инструментов для сборки (синтез, карта, инструменты p & r)
2. Улучшенный дизайн HDL

Области набора инструментов для поиска

• Setинструмент для оптимизации по площади вместо скорости
• Включить инструмент, чтобы разрешить совместное использование ресурсов, обновление и конвейеризацию (по мере доступности и целесообразности)
• Правильно ли применяются ваши ограничения к вашему проекту?Если нет, то инструменты могут «работать усерднее», чтобы соответствовать вашим ограничениям, создавая больше логики / области использования.

Области проектирования HDL, на которые следует обратить внимание

• Учитывайте вашиархитектура целевого устройства.Можете ли вы использовать специальные функции устройства, чтобы сэкономить на общей логике?(примеры: внутренняя блочная память для больших LUT, FIFO, RAM / ROM, выделенные умножители и т. д.)
• Используйте вывод инструмента для определения областей для оптимизации в вашем проекте HDL.Посмотрите на ваши RTL и технологические взгляды.Проанализируйте свои критические пути.Есть ли места, где можно совершать сделки?
• Посмотрите рекомендации по кодированию HDL, опубликованные Altera, для их инструментов синтеза.Соответствует ли ваша реализация кода рекомендациям, изложенным в документации, чтобы получить наилучшие результаты синтеза?

Если у вас есть более конкретные проблемы, пожалуйста, добавьте обновление.

Answer 2

Ознакомьтесь с соответствующей главой Справочника Quartus II: Оптимизация площади и времени (Том 2, гл. 13)