Является ли двумерный массив синтезируемым в Verilog

Question

Память всегда 1D, поэтому 2D или 3D массив, который отлично работает в симуляции, синтезируется в verilog? (Размер слова 8 бит)

Answer 1

Это зависит от инструмента синтеза и того, что вы пытаетесь сделать.Поддерживается возможность выводить структуры ОЗУ из двумерного массива со всеми синтезаторами, которые я использовал ранее.Делать что-нибудь более экзотическое, вероятно, не поддерживается.Модуль с двумерным массивом, подобным этому, будет синтезирован.

    reg [DATA_WIDTH-1:0]     mem [0:DEPTH-1]; // memory array.

    always @(posedge clk)
      if (we) mem[addr]