Как я могу узнать, является ли мой код синтезируемым? [Verilog]

Question

При проектировании схемы в verilog с использованием метода сверху вниз, я могу начать с поведения схемы с последующим определением деталей в каждом модуле для построения структурной схемы, которая может быть синтезирована. Но как я могу узнать, является ли мой код синтезируемым? Есть ли какие-либо руководящие принципы, которые необходимо соблюдать, чтобы поддержать синтез в verilog?

Answer 1

Существует «стандарт», IEEE 1364.1 , но, как отметил Мартин, каждый инструмент поддерживает все, что ему нужно.Я рекомендую Xilinx XST User Guide , если вам нужен бесплатный ресурс.

Кроме того, структурный verilog обычно означает, что вы создаете описание, близкое к списку соединений, и конструкции, которые вы будете использовать в этом случае,небольшое подмножество тех, которые являются синтезируемыми.

Answer 2

Прочитайте документацию, которая поставляется с любым инструментом синтеза, который вы собираетесь использовать. Это покажет вам, что вы можете сделать - иногда есть очень специфические способы написания кода для получения ожидаемых результатов.

В конечном счете, ничто не сравнится с вашим опытом - запускайте синтезатор над своим кодом (или его небольшими частями) через равные промежутки времени и смотрите, что производит инструмент.