Verilog, могу ли я присвоить значение бита нескольким битам внутри блока всегда

Question

Ниже приведен код:

always @ (C[n-1])
begin
   C[2*n-1:n]=C[n-1];
end 

Возможно ли это?Если нет, как я могу это сделать?По сути, он выполняет расширение знака.

Answer 1

Синтаксис для репликации бита в Verilog: {COUNT{bits}}.В вашем случае что-то вроде {n{C[n-1]}}