Есть ли способ контролировать состояние внутреннего сигнала с помощью Университетской программы VWF в Quartus 13.1?

Question

У меня есть VHDL конечный автомат.Я создал внутренний TYPE сродни TYPE t_SM_Main IS (s_Idle, s_Start, s_TX1, s_TX0, s_Cleanup); Я также создал VWF университетской программы внутри Quartus для смоделированного отклика моего VHDL-кода.

Возможно ли, чтобы сигнал, определенный внутри ARCHITECTURE, был виден симулятору без его экспорта с использованием карты ENTITY PORT?(что также создает проблему, потому что определение TYPE должно предшествовать определению PORT.)

Другой способ выразить это в том, что мне интересно, есть ли способ увидеть ENTITY не как черный ящик, а как белый ящик.

Я использую 64-разрядную версию 13.1 Quartus II без каких-либо более новых ревизий VHDL.

обновление Просмотрvariable является лучшим вариантом в соответствии с «двухпроцессным методом проектирования» .Можно ли получить состояние variable внутри университетской программы VWF?

Answer 1

В редакторе сигналов моделирования выберите:

1. Edit> Insert Node or Bus

2. Node Finder...

3. в новом всплывающем окне измените Filter на Design Entry (all names) (по умолчанию: Pins: all)

4. перечислите сигналы и выберите те, которые вы хотите проанализировать.

Снимки взяты из Учебное пособие по Quartus II