library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ripplecarry4bit is
port( a,b: in std_logic_vector (0 to 4);
cin: in std_logic;
s: out std_logic_vector (0 to 4);
cout: out std_logic);
end ripplecarry4bit;
architecture RC4 of ripplecarry4bit is
signal c: std_logic_vector (0 to 2);
component fulladder4bit is
port( a,b,cin: in std_logic;
s,cout: out std_logic);
end component;
begin
fa0: fulladder4bit port map(a(0), b(0), cin, s(0), c(0));
fa1: fulladder4bit port map(a(1), b(1), c(0), s(1), c(1));
fa2: fulladder4bit port map(a(2), b(2), c(1), s(2), c(2));
fa3: fulladder4bit port map(a(3), b(3), c(2), s(3), cout);
end RC4;
Я написал этот VHDL-код и хочу его протестировать!
Можете ли вы объяснить мне, как написать тестовый стенд (или, если вы знаете какое-нибудь руководство в Интернете, можете ли вы связать его со мной? Я искал еще, но ничего не нашел конкретно)?