Модуль TAP (Test Anything Protocol) для Verilog или SystemVerilog

Question

Существует ли реализация TAP ( Test Anything Protocol ) для Verilog? Было бы неплохо, потому что тогда я мог бы использовать команду «Доказательство», чтобы автоматически проверять свои результаты.

Обновление: 9.10.09: Был задан вопрос, почему бы не использовать утверждения. Частично TAP дает мне хорошие отчеты, такие как количество файлов и количество тестов. Он также может быть использован с тлеющим для сообщения о прогрессе с течением времени.

10/12/09: я ищу минимальную имплантацию с количеством тестов в начале и конце и функциями ok, diag и fail is () было бы неплохо, но не обязательно.

Answer 1

Я не думаю, что есть собственная реализация TAP для Verilog. Я бы сказал, что весь смысл использования TAP заключается в том, что добавить генератор TAP относительно просто. Если вы планируете много работать в Verilog, вы можете написать свою собственную.

Тем не менее, вы смотрели на veripool ? Вы можете использовать Verilog :: Parser в качестве моста для генерации вывода TAP, который вы можете использовать с TAP :: Parser & Test :: Harness .