Сигнал частично U в ModelSim при запуске в коде VHDL - PullRequest
Новая
       14

Сигнал частично U в ModelSim при запуске в коде VHDL

0 голосов
/ 18 октября 2018

Windows 10

64-разрядная версия Quartus II 13.0.1

ModelSim Редакция: 2012.11 Дата: 2 ноября 2012

VHDL-код

"ВыполнитьSimulation Tool "->" Gate Level Simulation "

У меня есть следующий код, процесс контролируется часами (gclk0) и сигналом сброса (fpga_resetn).

У меня вопрос,в set_regs_resample, почему бит 1 'U', биты 0 и 2, как и ожидалось, равен 0.

Когда сигнал fpga_resetn имеет низкий уровень, не должны ли все биты в set_regs_resample быть равными нулю?

VHDLкод 

SIGNAL set_regs_resample                 : STD_LOGIC_VECTOR(2 DOWNTO 0);


  -- purpose: to generate the internal control registers
  -- type   : sequential
  -- inputs : gclk0, fpga_resetn
  -- outputs: 
  gen_internal_regs : PROCESS (gclk0, fpga_resetn) IS
  BEGIN  -- PROCESS gen_internal_regs
    IF fpga_resetn = '0' THEN           -- asynchronous reset (active low)
      reg_adr            <= (OTHERS => '0');
      res_set_regs       <= '1';
      set_regs_resample  <= "000";
      version_vector     <= TO_STD_LOGIC_VECTOR(version_str);
      version_pntr       <= 0;
      data_available_ver <= '0';
    ELSIF rising_edge(gclk0) THEN       -- rising clock edge

всим файл 

# vsim work.bomill_fpga

restart -force

delete wave *

add wave -position insertpoint  sim:/bomill_fpga/gclk0
add wave -position insertpoint  sim:/bomill_fpga/fpga_resetn
add wave -position insertpoint  sim:/bomill_fpga/set_regs_resample
add wave -position insertpoint   sim:/bomill_fpga/res_set_regs/regout


force /bomill_fpga/fpga_resetn 0 0, 1 { 450 ns }
force -deposit /bomill_fpga/gclk0 1 0, 0 {83 ns} -repeat 167 ns

run 1.2 us

Дамп экрана сигнала

Output of signals

Окно стенограммы ModelSim 

VSIM 3> do ADC_Simulation.do
# ** Warning: Design size of 1 instances exceeds ModelSim ALTERA recommended capacity.
# This may because you are loading cell libraries which are not recommended with
# the ModelSim Altera version. Expect performance to be adversely affected.
# ** Warning: (vsim-8683) Uninitialized out port /bomill_fpga/altera_internal_jtag/tdo has no driver.
# 
# This port will contribute value (U) to the signal network.
# 
# ** Warning: (vsim-8683) Uninitialized out port /bomill_fpga/altera_internal_jtag/tmsutap has no driver.
# 
# This port will contribute value (U) to the signal network.
# 
# ** Warning: (vsim-8683) Uninitialized out port /bomill_fpga/altera_internal_jtag/tckutap has no driver.
# 
# This port will contribute value (U) to the signal network.
# 
# ** Warning: (vsim-8683) Uninitialized out port /bomill_fpga/altera_internal_jtag/tdiutap has no driver.
# 
# This port will contribute value (U) to the signal network.
#
...