Должны ли выходы, объявленные в output и reg, иметь количество битов?

Question

Являются ли эти две строки кода в verilog одинаковыми?

1. output [1: 0] r;

   reg [1: 0] r;

2. выход [1: 0] r;

   reg r;

Должно ли число битов объявляться дважды?

Answer 1

Нет. Нет.

Verilog предлагает несколько стилей объявления портов. Рекомендуемый способ известен как стиль ANSI, где вы упоминаете имя порта только один раз.

module m(output reg [1:0] r, input clk);

К сожалению, этот стиль не появляется первым в LRM. И да, использование стиля в вашем вопросе требует, чтобы битовая ширина соответствовала.