Доступ из дизайн-оболочки к переменным собственного IP-блока в Vivado (verilog)

Question

У меня есть вопрос. Я создал блок-схему в Vivado2018.2. Одним из блоков является собственный созданный блок IP. Я хочу получить доступ к переменной этого собственного IP-блока в моей оболочке дизайна, чтобы что-то проверить. Моя дизайнерская оболочка выглядит так:

`timescale 1 ps / 1 ps

module design_1_wrapper
   ();



design_1 design_1_i
   ();


endmodule

Я хотел бы добавить LD0 - LD7 в выходы, это не проблема. Но что-то вроде

assign LD0 = design_1. 

или

assign LD0 = design_1_i.

с точечным указанием имени моего блока и внутренних модулей dos = не работает, потому что он дважды упоминает, что не делает признать design_1 или design_1_i. Кто-нибудь знает, что я делаю не так?

С уважением и заранее спасибо.

Answer 1

Эй, на блок-схеме vivado сделайте нужные порты выходными, чтобы ваша новая оболочка дизайна выглядела как

    `timescale 1 ps / 1 ps

module design_1_wrapper
   ();



design_1 design_1_i
 (......
  ,.LED       (LED(7:0))
);


endmodule