соответствующее выражение между Verilog и VHDL - PullRequest
Новая
       38

соответствующее выражение между Verilog и VHDL

0 голосов
/ 31 января 2020

В исходном коде rtl, который написан на Verilog, есть переменная 

event start_simulation;

Я хотел бы выполнить -> start_simulation; из файла тестового стенда, который написан на VHDL.

Что такое соответствующее предложение в VHDL?

1 Ответ

2 голосов
/ 31 января 2020

В VHDL отсутствует такая вещь, как переменная события.

В VHDL событие - это изменение значения сигнала ( обновление сигнала значением, которое он уже имеет, не вызывает событие ).

События обычно используются в списках чувствительности (список сигналов, которые активируют процесс): 

process(signal_a)
begin
  -- do some stuff when the value of signal a changes
end process;

Если что-то должно происходить только в событии и условие, можно добавить условия: 

process(signal_a, signal_b)
begin
  if signal_a'event and signal_a = '1' then
    -- run only on rising edge of signal a
  else
    -- will run on signal a's falling edge or signal b event
  end if;
end process;

В зависимости от того, как вы sh реализуете свой стенд, существует много способов обработки начала моделирования с событиями и без событий.

...