Как мне реализовать синтезируемый DPLL в Verilog?

Question

Есть ли какой-нибудь прямой способ реализовать полностью цифровую фазовую синхронизацию в синтезируемом Verilog? Все (включая VCO) должно быть синтезировано. Сигналы, которые я собираюсь зафиксировать, составляют ~ 0,1-1% от тактовой частоты системы. Я использую тот, который я реконструировал из документов IEEE 1980-х, но он не ведет себя так хорошо, как рекламируется.

Для простоты замок может работать с двоичным импульсным сигналом.

Answer 1

В конструкциях FPGA я обычно использую встроенные DCM или PLL.

В Cyclone 2 встроено до 4 PLL.

Посмотрите на PLL в Cyclone2 .