Что такое компиляция в Verilog?

Question

Я новичок ie на Verilog.

В C Программирование, процесс сборки примерно как
- предварительная обработка - компиляция - сборка - соединение

В Verilog, (КНИГА: Verilog HDL: Руководство по цифровому дизайну и синтезу) ), там описаны процессы разработки и сборки Verilog ... - Проектирование (и моделирование) - Синтез (разработка, применение ограничений и т. д.) - Проверка

Я думаю, что термины "синтез" наиболее похожи на компиляцию .

Но в «Verilog HDL: руководство по цифровому дизайну и синтезу» описывается «Компилятор» (т. Е. Директива Compiler, `define,` ifdef, et c.)

Компиляция в Verilog означает только для цели симуляции?

Answer 1

Вы сравниваете процесс сборки C с элементами процесса разработки проекта Verilog, поэтому терминология не будет совпадать. Если вы посмотрите только на процесс сборки Verilog, он все равно не обязательно будет совпадать, потому что он совсем другой. Возможно, вы могли бы рассматривать синтез как аналог компиляции, сопоставления со сборкой и связи с размещением и маршрутизацией. Но полезна ли эта аналогия, зависит от того, какова ваша цель в этом сравнении.

Answer 2

Я думаю, вы путаете совершенно разные понятия. Дизайн , Синтез и Проверка являются этапами , представляющими различные точки в хронологическом времени проекта. Эти шаги имеют общее описание источника, в данном случае Verilog HDL.

Этап компиляции *1011* является частью процесса чтения этого исходного HDL в форму, в которой инструмент может действовать. Оба инструмента моделирования и синтеза go через процесс компиляции, которые создают внутреннюю структуру данных, наиболее подходящую для задачи.