Как бы вы внедрили эту цифровую логику в Verilog или VHDL? - PullRequest
Новая
       36

Как бы вы внедрили эту цифровую логику в Verilog или VHDL?

2 голосов
/ 28 января 2009

Я отправил ответ на другой вопрос о стеке , который требует, чтобы некоторая цифровая логика была реализована в Verilog или VHDL, чтобы ее можно было программировать в FPGA.

Как бы вы реализовали следующую логическую схему в Verilog, VHDL или любом другом языке описания аппаратного обеспечения?

Нумерованные прямоугольники представляют биты в поле. Каждое поле имеет биты K , и биты для current и mask будут предоставлены компьютерной системой (с использованием фиксированного регистра или эквивалентного). Биты в next будут считаны обратно в ту же компьютерную систему.

альтернативный текст http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7.jpg

См. Также: этот вопрос о переполнении стека

1 Ответ

2 голосов
/ 28 января 2009

Как то так? 

module scheduler
 #( parameter K = 10 )
  (
   input wire [K:1] current,
   input wire [K:1] mask,
   output reg [K:1] next
   );

   reg [K:1] a;
   reg [K:1] b;

   //'[i+1]' busses that wrap.
   // eg, for a 4-bit bus...
   // a[i]:        a[4],a[3],a[2],a[1] (obviously...)
   // a_wrap[i]:   a[1],a[4],a[3],a[2] 
   wire [K:1] mask_wrap    = { mask[1],mask[K:2] };
   wire [K:1] a_wrap       = { a[1], a[K:2] };
   wire [K:1] current_wrap = { current[1], current[K:2] };

   integer i;
   always @( * ) begin
      for( i=1; i<=K; i=i+1 ) begin
         a[i] = ~current_wrap[i] && b[i];
         b[i] = a_wrap[i] || mask_wrap[i];
         next[i] = ~a[i] && mask_wrap[i];
      end
   end


endmodule

(Отказ от ответственности: с подкладкой, но не моделируется)

...