Есть ли у кого-нибудь количественные данные по использованию VHDL и Verilog?

Question

VHDL и Verilog служат одной и той же цели, но большинство инженеров предпочитают один из обоих языков. Я хочу выяснить, кто предпочитает какой язык.

Существуют десятки мифов и общих мнений о разделении между Verilog и VHDL. (ASIC / FPGA, Европа / США, Коммерция / Оборона и т. Д.) Если вы спросите, люди будут повторять вам одно и то же снова и снова, но я хочу выяснить, основаны ли эти мифы на реальности.

Итак, мой вопрос: может ли кто-нибудь предоставить источники количественных данных, которые указывают, кто использует VHDL, а кто использует Verilog? Опять же, я ищу чисел , а не интуицию и общие признаки.

Answer 1

VHDL и Verilog - довольно новые и довольно специализированные языки. Эти две характеристики затрудняют получение их качественных данных. С другой стороны, мы можем использовать эти характеристики в наших интересах. Мы можем попытаться сделать вывод о популярности этих языков, основываясь на количестве доступных ссылок.

Amazon.com Книжные списки по темам

VHDL        315
Verilog     132

Google Trends: Verilog (красный) против VHDL (синий) - Источник

По этим числам (и только по этим числам) VHDL, кажется, более широко используется, чем Verilog; тем не менее, нет подробных сведений о доле каждого из них на рынке.

Answer 2

В Texas Instruments Verilog был более популярен. Мой опыт показывает, что дизайнеры могут использовать то, что они предпочитают, обычно, и большинство соглашается, что Verilog проще в использовании и код короче (факт), чем эквивалентный VHDL. Просто проверьте любой учебник, в котором есть и то, и другое, и вы увидите разницу в длине кода.

Answer 3

Я работаю в крупной публичной компании по разработке аппаратного обеспечения со штаб-квартирой в Силиконовой долине.Раньше мы использовали VHDL, но в 2002 году перешли на verilog (ish).

Примерно в 2008 году мы перешли на системный verilog.Насколько я понимаю, большинство невоенных / негосударственных подрядных компаний используют систему verilog, в то время как военные / правительственные подрядные организации используют VHDL в эти дни ... но не цитируйте меня ...

это то, что вы просите?Если это так, +1 для системного verilog:)

Answer 4

У меня нет ни чисел, ни интуитивных чувств в этом отношении Я дам вам некоторые факты, касающиеся VHDL.

[1] SystemVerilog расширяет возможности Verilog-HDL до уровня существующих возможностей VHDL (STD. 1076-2002).

[2] VHDL 2008 (STD. 1076-2008): Кто-нибудь использовал последний стандарт. Пожалуйста, используйте его, а затем сравните с Verilog (STD. 1364-2005).

[3] SystemVerilog расширяет Verilog-HDL, добавляя расширенную систему пользовательских типов и добавляет возможности строгой типизации, особенно в области пользовательских типов. ... ОДНАКО сила проверки типов в VHDL по-прежнему превышает таковую в SystemVerilog. ... Недостатком строгой типизации является производительность; т.е. компиляция и симуляция (только когда включены проверки во время выполнения) выполняются медленно. Медленная компиляция не является проблемой при рассмотрении объема инвестиций в проект (обоснование в нашей фирме).

Я считаю VHDL «безопасным» языком, а Verilog - «быстрым» языком, который позволяет быстро создавать модели. Компания, в которой я работаю, предпочитает безопасность быстрее скорости; поэтому мы используем VHDL преимущественно в наших расчетных потоках.

Также ознакомьтесь с новыми разработками OS-VVM (Open Source VHDL Verification Methodology).

Answer 5

Я работаю разработчиком / инженером по проверке ASIC и FPGA в течение 17 лет, и я работала над проектами VHDL и verilog.Я был в нескольких крупных именных компаниях, которые используют VHDL (Intel, Qualcomm, Lockheed, Raytheon).Тем не менее, все IP, которые я когда-либо видел, в verilog, для чего бы это ни стоило.Кроме того, исходя из моего ограниченного количества собеседований и опыта работы, он был довольно равномерно распределен между VHDL и Verilog на протяжении большей части моей карьеры.

Я считаю, что VHDL и Verilog были красивы даже до середины 2000-х, когда Verilog превратился в System Verilog, и VHDL оставался довольно статичным, за исключением незначительных изменений.Раньше у VHDL было больше несинтезируемых языковых особенностей, которые помогали проверять этот старый язык.С Системой Verilog VHDL был перепрыгнут в этой области силы и никогда не реагировал собственной эволюцией, поэтому я (анекдотично) наблюдаю миграцию к SV и от VHDL.