Синопсис тетрамакс странная ошибка при разборе векторов с VCD - PullRequest
Новая
       23

Синопсис тетрамакс странная ошибка при разборе векторов с VCD

1 голос
/ 30 ноября 2011

Я Tetramax Newby, и я пытаюсь получить меру вектора функциональной проверки нагрузки покрытия покрытия, сгенерированного modelsim.Я генерирую тестовый вектор modelsim, следуя этой процедуре: 

vsim work.TbTop
view wave
wave create -pattern none -portmode out -language vhdl -range 15 0 //tbtop/outport
restart TbTop.vhd
vcd dumpports -file alwcpuSimDump.vcd /TbTop/alwcpu66/*
run 1000
quit -sim

, и позже я загружаю такой VCD в tetramax с помощью следующей команды 

set patterns external ./externalFaults/alwcpuSimDump.vcd -insensitive -strobe rising clock -strobe offset 180 ns

Первое появление ошибки было связано с тем, что сигналыпрописные и строчные буквы в разных файлах (решается с помощью -insensitive).Вторая проблема заключается в том, что std_logic_vector не распознаются при разборе VCD.

Это ошибка, которую я получаю:

отсутствует определение (нет такого порта "adr_o [15]").(V4-1)

, но в VCD порт присутствует, как показано здесь: 

$var port 1 <0 clk_i $end
$var port 1 <1 rst_i $end
$var port 1 <2 cyc_o $end
$var port 1 <3 stb_o $end
$var port 1 <4 sel_o $end
$var port 1 <5 we_o $end
$var port 1 <6 ack_i $end
$var port [15:0] <7 adr_o $end
$var port [15:0] <8 dat_o $end
$var port [15:0] <9 dat_i $end

, а также присутствует в списке соединений, как показано здесь: 

entity cpu is
   port( CLK_I, RST_I : in std_logic;  CYC_O, STB_O, SEL_O, WE_O : out 
         std_logic;  ACK_I : in std_logic;  ADR_O, DAT_O : out std_logic_vector
         (15 downto 0);  DAT_I : in std_logic_vector (15 downto 0));
end cpu;

кто-нибудь сталкивался с такой проблемой?Любая идея о том, почему это происходит или как это исправить ??

Ура,

...