нужен VHDL, эквивалентный verilog "localparam", чтобы объявить параметр в архитектурном блоке, а не в блоке сущностей - PullRequest
Новая
       11

нужен VHDL, эквивалентный verilog "localparam", чтобы объявить параметр в архитектурном блоке, а не в блоке сущностей

0 голосов
/ 26 апреля 2019

У меня есть некоторый код Verilog с целочисленными выражениями "localparam", такими как: 

localparam BUS_WIDTH = WIDTH2<<1; 
reg [BUS_WIDTH-1:0] xyz;

Мне нужно перевести этот фрагмент в код VHDL, но я не хочу добавлять локальный параметр BUS_WIDTH в общий разделблока сущности VHDL.Можно ли как-то объявить этот параметр в блоке архитектуры, а затем использовать его для указания ширины сигналов в VHDL?

...