Выравнивание кода Verilog в коде Visual Studio - PullRequest
Новая
       60

Выравнивание кода Verilog в коде Visual Studio

0 голосов
/ 27 апреля 2019

Я использую код Visual Studio в тандеме с кодом Verilog / VHDL.Я хотел бы использовать возможности форматирования VSCode для автоматического выравнивания разделов моего кода.Например, иногда у меня может быть фрагмент кода, который выглядит следующим образом: 

always @(negedge rst_n or posedge clk)
begin
    if (!rst_n)
        begin
            varible_short <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end
    else
        begin
            varible_short <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end         
end

И я бы хотел, чтобы вместо этого он располагался с табуляцией как: 

always @(negedge rst_n or posedge clk)
begin
    if (!rst_n)
        begin
            varible_short          <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end
    else
        begin
            varible_short          <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end         
end

, это было быбыло бы здорово, если бы я мог выделить код, который я хочу автоматически выровнять, и выбрать привязку клавиш, чтобы выровнять его (или, в идеале, автоматически отформатировать весь документ в соответствии с моими предпочтениями), я знаю, что есть автоформаторы (доступ к которым осуществляется с помощью Ctrl-KCtrl-F).Но я думаю, что это только для нескольких определенных языков.Существует ли руководство (например, учебное пособие по началу работы) о том, как написать свои собственные правила форматирования для кода выравнивания табуляции (и других действий) для Verilog и VHDL?

...