Через веб-страницу Yosys . Похоже, только Verilog.
О
Yosys является основой для синтеза Verilog RTL. В настоящее время имеет
обширная поддержка Verilog-2005 и обеспечивает базовый набор синтеза
алгоритмы для различных областей применения. Выбранные функции и
типичные приложения:
Также с той же страницы ...
Пример использования
Управление Yosys осуществляется с помощью скриптов синтеза. Например,
следующий скрипт синтеза Yosys читает дизайн (с верхним модулем
mytop) из файла verilog mydesign.v, синтезирует его в
список соединений на уровне шлюза с использованием библиотеки ячеек в файле Liberty
mycells.lib и записывает синтезированные результаты в виде списка соединений Verilog в
synth.v:
> # read design read_verilog mydesign.v
>
> # elaborate design hierarchy hierarchy -check -top mytop
>
> # the high-level stuff proc; opt; fsm; opt; memory; opt
>
> # mapping to internal cell library techmap; opt
>
> # mapping flip-flops to mycells.lib dfflibmap -liberty mycells.lib
>
> # mapping logic to mycells.lib abc -liberty mycells.lib
>
> # cleanup clean
>
> # write synthesized design write_verilog synth.v