Я хочу правильно деактивировать компоненты в своем дизайне FPGA и попробовать его либо с включенным выходом в компоненте, который входит в И с часами, управляющими самим компонентом, либо с
if(rising_edge(clk) AND Enable = 1) then
...
В моем RTL-Viewer кажется, что он деактивируется должным образом, и CLK проходит через другой вентиль AND, который должен вызывать некоторую задержку, если я оставлю компонент активным.
В средстве просмотра карт технологий кажется, что компилятору совершенно не важен метод деактивации, не важно, какой из них я деактивирую, всегда нет компонента и всегданет И перед часами
Так что я думаю, оба метода одинаково полезны?