Я пытаюсь отладить набор исходных файлов с возможностью UART и PS / 2, используя Memory Mapped...

Я работаю над Virtex 5 и использую слишком много оперативной памяти, чем у моей FPGA. Я пытаюсь...

Я пытаюсь использовать встроенные дифференциальные часы для моего кода verilog. Ниже приведены...

Я пытаюсь применить краевой фильтр к изображению, используя блоки Xilinx, Я использовал буфер 5x5,...

Мне нужен триггер, который реагирует на края двух разных сигналов. Примерно так:...

У меня есть Avnet ADS-XLX-V4FX-EVL12-G (оценочная плата Virtex4) с OLED дисплей. Я использовал...