Рекомендуется ли использование часов в дизайне VHDL?

Question

Я выполняю небольшую задачу, в которой мне приходится считать импульсы, поступающие с двух входов. Требование не указывает часы. В настоящее время у меня есть процесс, который запускается при изменении какого-либо из входов, а затем увеличивается соответствующее число.
Мой вопрос: должен ли я использовать часы для этого дизайна и сделать процесс чувствительным к часам, а затем проверить, изменились ли входы? Полезно ли использовать часы в VHDL-дизайне?

Подвопрос - мне нужно дважды буферизовать входные данные. Означает ли это, что я должен использовать часы и пропустить вход через два триггера? или есть способ удвоить данные буфера без использования часов?

Answer 1

Возможно проектирование асинхронной схемы с VHDL. Правила разработки немного отличаются от правил синхронного проектирования (с использованием сигналов запроса и подтверждения).

Ваша потребность не очень сложна и может быть разработана без часов, но вы должны быть осторожны с элементом запоминания. Специально, если вы работаете с FPGA, эти устройства не должны работать асинхронно. Так что внимательно посмотрите на результаты синтезатора.

(Если это домашнее задание в школе, используйте часы;) В цифровом дизайне использование часов используется по умолчанию. Асинхронная логика c - это продвинутая концепция)