конечный файл не обнаружен в тестовом стенде VHDL в modelsim, тестовый стенд просто повторяет его самостоятельно

Question

Я написал VHDL-код, который должен l oop пройти через файл, закрыть файл и остановиться после того, как файл завершится и закроет файл, но он просто продолжает бесконечно зацикливаться на чтении из файла

            FILE f               : TEXT;
            constant filename    : string :="input.txt";
            VARIABLE L           : LINE;
            variable al          : integer ;
            variable opcode_str  : string(5 downto 1);
            variable comma       : character;

            begin
            File_Open (f,FILENAME, read_mode);  
                while not endfile(f) loop
                readline (f, l);
                read(l, opcode_str);
                read(l, comma);
                read(l, Al);
                op_code<= read_opcode(opcode_str);      
                w_tb <=std_logic_vector(to_unsigned(Al, w_tb'length));
                  wait for 10 ns;
            end loop;
            File_Close (f);
        end process

Answer 1

У вашего процесса нет оператора wait в конце процесса. Все процессы без списка чувствительности являются бесконечными циклами.

Просто добавьте оператор

wait;  -- waits forever

в конце процесса.