Sytem Verilog Testbench: применить начальное временное смещение к тактовому сигналу

Question

Если мой тактовый сигнал переключается каждые 40 нс, но я хочу, чтобы он начинал переключаться только после определенной задержки, скажем, 15 нс, как я могу это сделать, используя Verilog TestBench?

Answer 1

initial begin
    clock = 0;
    #15ns;
    forever #40ns clock = ~clock;
end