Код системы Verilog для upcounter с синхронным сбросом, который считается до 15 и снова устанавливается в ноль

Question

Правильна ли эта логика в отношении рекомендаций системы Verilog?

always_ff (posedge CLK)

 begin 

  If (!rst)

    count <= 4'b0000;

Else

Count<= count+1'b1;

End

assign count=4'b1111 ? 4'b0000 :count;

Answer 1

Вот как бы я это сделал.Вы получаете поведение обтекания бесплатно.

logic [3:0] count;

always_ff (posedge clk) begin 
  if (!rst)
    count <= 4'b0000;
  else
    count <= count+1'b1;
end