Для чего этот синтаксис в Verilog?

Question

module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])

Я новичок в Verilog и пытаюсь понять, что означает input in[2:0]?

Answer 1

Это не действительно Verilog (IEEE-1364), это SystemVerilog (IEEE-1800).SV позволяет объявлять порты как многомерные массивы, поэтому в этом случае in объявляется как массив однобитовых проводов.

Обычно, если вы хотите вектор для порта, вы должны использовать input [2:0] in, которыйдействует как в Verilog, так и в SystemVerilog.Однако, если тип вашего порта не может быть вектором, например integer или time, вам необходимо использовать этот метод.