Вопросы с тегом увм - PullRequest

Вопросы с тегом увм

0 голосов
1 ответ

У меня есть дизайн, который требует паузы в трафике данных, чтобы войти в режим низкого...

Pete / 17 мая 2019
0 голосов
1 ответ

У меня есть много (порт) к одному (экспорт) ситуация с моими агентами и табло. Я сомневаюсь, как я...

the freethinker / 16 мая 2019
1 голос
1 ответ

Здравствуйте, допустим, у меня есть такой код, параметры NUM_MASTERS и NUM_SLAVES определены в...

the freethinker / 14 мая 2019
0 голосов
1 ответ

Я пытаюсь изучить UVM в SystemVerilog.Я понимаю саму идеологию UVM, но мне трудно написать рабочий...

0 голосов
1 ответ

Error: : (vlog-7027) Hierarchical reference not allowed from within a package. Есть ли системная...

Jean / 03 мая 2019
0 голосов
0 ответов

Я новичок в UVM, и у меня есть вопрос, пожалуйста.Я имею в качестве декларации доступа к полям...

Imen Ben Said / 25 апреля 2019
0 голосов
1 ответ

Я пытаюсь работать с функциональным покрытием в первый раз, поэтому я создал файл mem_cov.sv, в...

Grace90 / 21 апреля 2019
0 голосов
1 ответ

Возможно ли это?Get_type_name является строкой.Разве я не могу иметь массив int и использовать имя...

newton44 / 19 апреля 2019
0 голосов
1 ответ

У меня есть AXI UVC, который можно настроить как ведущий или ведомый, и интерфейс с 3 блоками...

je_pat / 11 апреля 2019
1 голос
2 ответов

Мне нужно написать класс транзакции так, чтобы у каждого пакета было случайное поле SA [7: 0], поле...

Grace90 / 09 апреля 2019
0 голосов
1 ответ

Я расширил использование моего virtual task body() в классе последовательности, а в объявлении...

El_Gahaf / 08 апреля 2019
0 голосов
1 ответ

Я пытаюсь записать ограничение для пакета данных в системном verilog. У меня есть пакет данных,...

Grace90 / 05 апреля 2019
1 голос
1 ответ

У меня есть требование, когда мне нужно повторно использовать мою последовательность для записи...

Uday / 04 апреля 2019
0 голосов
1 ответ

Я хочу подключить переменную модуля к порту в виртуальном интерфейсе с помощью оператора assign. Я...

Somesh / 23 марта 2019
0 голосов
1 ответ

У меня есть проблема, и у меня нет идей, как ее решить. У меня есть класс, который содержит массив...

noobuntu / 13 марта 2019
0 голосов
2 ответов

Я пытаюсь установить поля регистра uvm в SystemVerilog.Вот мои поля регистра: TXA TXA1 RSVD T4AMP Я...

sai kiran / 11 марта 2019
0 голосов
1 ответ

мне нужно получить доступ к 4 одинаковым регистрам, которые отличаются только по смещению. макет...

Jingbo Zhang / 11 марта 2019
1 голос
0 ответов

Есть ли способ вывести содержимое памяти из памяти, которая используется в классе, вместо...

Alphonse von Alexandric / 11 марта 2019
0 голосов
1 ответ

Привет, я новичок в stackoverflow и systemverilog / uvm. В настоящее время я пытаюсь получить точку...

DK_513 / 05 марта 2019
0 голосов
1 ответ

Я нахожусь в фазе пробега и допустим, я поднял 20 возраженийЯ хочу закончить все эти 20 возражений,...

user1978273 / 01 марта 2019
0 голосов
2 ответов

Я ищу некоторое интуитивное понимание метода systemverilog ожидания определенного сигнала на...

rosepark222 / 22 февраля 2019
0 голосов
0 ответов

Есть ли способ отладки ваших групп покрытия и точек покрытия по сигналам, для которых они написаны,...

Sparsh Gupta / 19 февраля 2019
0 голосов
0 ответов

Я пытаюсь улучшить конфигурацию AMS, чтобы ускорить время симуляции.Так как у нас недостаточно...

Lakshmana / 18 февраля 2019
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...