Вопросы с тегом увм - PullRequest

Вопросы с тегом увм

0 голосов
1 ответ

Я прочитал ' семь отдельных стилей последовательности сценариев стимула скорости ' и хочу...

rosepark222 / 15 февраля 2019
0 голосов
1 ответ

У меня есть два экземпляра DUT, которые работают в режиме блокировки, один из которых запускает T...

Arun D'souza / 14 февраля 2019
0 голосов
1 ответ

Мне интересно, можно ли переопределить тест, указанный в командной строке, через + UVM_TESTNAME с...

Gautam / 11 февраля 2019
0 голосов
1 ответ

Я разработал драйвер uvm, реализующий протокол AXI, и у него есть две очереди для сбора транзакций...

rosepark222 / 08 февраля 2019
0 голосов
1 ответ

В UVM я хочу ограничить массив так, чтобы я мог зафиксировать число единиц в массиве до 3, я...

Grace90 / 08 февраля 2019
0 голосов
0 ответов

Допустим, у меня есть DUT (например, кэш l2) с шиной AXI в главном порту, и я создал класс...

rosepark222 / 07 февраля 2019
0 голосов
1 ответ

Я пытаюсь изменить детализацию UVM симуляции после выполнения определенных условий.Параметры...

Salim / 02 февраля 2019
0 голосов
0 ответов

Я пытаюсь понять, как процессы взаимодействуют в среде systemverilog. В частности, я смотрел на код...

rosepark222 / 18 января 2019
0 голосов
1 ответ

Я изучаю УВМ и задаюсь вопросом, как работает возражение. Я думал, что следующий код (в моем...

rosepark222 / 17 января 2019
0 голосов
1 ответ

Мне нужно генерировать нечетные числа после рандомизации элементов массива в последовательности UVM

Grace90 / 15 января 2019
0 голосов
0 ответов

Я пытаюсь использовать метод set_access () для uvm_reg_field, но я получаю следующую ошибку во...

newton44 / 11 января 2019
0 голосов
1 ответ

Как мы можем преобразовать электронную таблицу регистров в файл XML для передачи входных данных из...

Vineet dubey / 10 января 2019
0 голосов
1 ответ

Я новичок в OVM и Saola.Кто-нибудь может объяснить, что на самом деле делает 'ovm_do_with(a...

Nur Sakinah Burhanuddin / 24 декабря 2018
0 голосов
1 ответ

Verilog 2K поддерживает компиляцию модулей с различной реализацией с использованием средства...

Sanjeev Singh / 04 декабря 2018
0 голосов
1 ответ

У меня есть следующее свойство SVA: $rose(hresetn) |-> ( ##[0:$] $rose(signal_a) ##[0:2]...

El_Gahaf / 22 ноября 2018
0 голосов
1 ответ

У меня есть следующий интерфейс и uvm_monitor (run_phase, показанный ниже). Сигналы проверяемого...

Verif_engg / 22 октября 2018
0 голосов
1 ответ

Хотелось бы понять влияние на производительность функции "ovm_is_match".Где я могу увидеть...

Alex / 18 октября 2018
0 голосов
1 ответ

Я пытаюсь запустить симуляцию UVM, и я использую код C для прогнозирования выходных данных, но я...

Rana Yehya Mohamed / 14 октября 2018
0 голосов
0 ответов

Я пытаюсь использовать методы begin_tr и end_tr в UVM.И я имею в виду uvm trasaction article ....

al01 / 03 октября 2018
0 голосов
1 ответ

Теперь я анализирую код UVM, как показано ниже для изучения. // UVM run_phase() task...

al01 / 03 октября 2018
0 голосов
1 ответ

Я пытаюсь проверить дизайн sMEM, используя утверждения в systemVerilog, однако у меня возникла...

mariam / 28 сентября 2018
0 голосов
0 ответов

Я пытаюсь реализовать uvm_phases.tar код в irun У меня есть код где http://www.testbench

al01 / 22 сентября 2018
0 голосов
1 ответ

Мне не ясно, почему мой поиск в config_db возвращает ноль?Насколько я понимаю, config_db позволяет...

Sanjeev Singh / 19 сентября 2018
0 голосов
2 ответов

Я не знаком с uvm, но пытаюсь понять и изучать. Я обнаружил приведенный ниже код при наклоне UVM....

IamUser / 18 сентября 2018
0 голосов
1 ответ

У меня есть сигнал интерфейса, который я инициализирую в блоке initial в моем верхнем модуле. В...

El_Gahaf / 17 сентября 2018
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...