Я сейчас изучаю язык VHDL, и у меня есть некоторые проблемы с пониманием части кода в моем курсе.Я...

У меня есть одна программа verilog, которую я не могу изменить, и ей нужно 16 входов и 1 выход. Мне...

для проекта колледжа нам нужно сделать SPACE INVADERS похожим на игру в verilog с использованием...

Как влияет настройка режима вытягивания на вывод, обозначенный как выход в синтезе? Действует ли...

Внешний сигнал запуска отправляется на ПЛИС. Сигнал запуска должен приниматься только в том случае,...

У меня уже был pip install myhdl в приглашении anaconda, и это успешно. Но когда я импортирую myhdl...

Я всегда строю свой дизайн с заданиями по умолчанию, потому что это делает мой код меньше строк, и...

Я пытаюсь сделать новый дизайн.Я проектирую это с двумя процессами, которые являются синхронными и...

Вот мой модуль, о котором идет речь , и когда я устанавливаю точку останова на первую строку в...

Я пишу код для (128 бит) степени (4 бита) и делителя, чтобы найти остаток (128 бит) мощности (4...

Я новичок в веб-сервисе amazon, и я сделал, как указано в этой ссылке ниже https://github

Я пытался синтезировать код VHDL, который идеально имитирует в Active HDL, но я получаю следующую...

Здесь столбцы - это reg, объявленный следующим образом: reg [1022: 0] columns [0: 1022];...

Существует ли общедоступная модель ПЛИС? Модель производительности или функциональная модель или...

Вместо использования $ readmemh для чтения различных больших файлов / помещения данных в 16-битные...

Я пытаюсь найти среднюю точку между синхроимпульсами в видеопотоке. Между синхроимпульсами много...

У меня есть следующий код: `timescale 1ns / 1ps...

Я хочу прочитать 6-значное число от пользователя через клавиатуру, которая подключена к выводам...

Я пишу код для простого арифметического уравнения d = 1 + (k * o).В моем коде три процесса. Третий...

Это мой код VHDL: entity Operation is port ( clk16: in std_logic; // 16 MHz input clock start_cmd:...

У меня есть этот входной вектор, который я должен вычесть из моей внутренней переменной entity f11...

Есть ли в vhdl библиотека, которая определяет операторы * и +?Мне нужно умножить и добавить более...

У меня есть кое-что работающее, которое модифицировано из примера распространителя DPDK....

Я пытаюсь запустить поведенческое моделирование на своем коде Verilog в Vivado, однако после...

Прежде всего: я инженер-электронщик, поэтому я не очень хорошо разбираюсь в высокоуровневом...